TSMC показала память BEOL с ресурсом более 100 трлн циклов
TSMC представила экспериментальную архитектуру памяти BEOL (Back-End-Of-Line), которую планируется размещать непосредственно в слоях межсоединений процессорного чипа. Память построена на ячейках 1T1C — с одним транзистором и одним конденсатором — и может стать более компактной альтернативой SRAM.
Обычная ячейка SRAM использует шесть транзисторов и занимает много места на кристалле. Решение TSMC позволяет хранить больше данных на той же площади. Для его создания компания применила аморфный оксидный полупроводник: он обеспечивает низкие токи утечки и позволяет формировать память без повреждения слоёв чипа.
Экспериментальный образец работал при напряжении 0,75 В, сохранял данные более 128 мс, а цикл чтения и записи занимал менее 8 нс. Заявленная выносливость превысила 100 трлн циклов.
Ранее появлялись сообщения, что TSMC собирается заняться 3D DRAM, но компания эти планы не подтвердила. Новая технология использует вертикальное размещение ячеек, однако отличается от традиционной многослойной DRAM. Сроки коммерческого внедрения пока неизвестны.